6月17日 信息,受限于工艺制程等因素,华为麒麟 解决器的主频向来被 压抑在3GHz以下 。但这一 延续多年的局面,马上迎来 根 本色转折 。

今年年5月 举办的ISCAS国际电路与系统 研究会上,华为正式公布了颠覆性的τ(韬)缩放定律,提出了一条 彻底不同于传统摩尔定律的芯片演进路径,为其 解决器主频 打破指明了方向 。

与 寰球半导体行业过去六十年来执着于晶体管几何尺寸缩小的空间缩放不同,τ定律将优化核心彻底转向了 工夫域 。它将τ定义为数据移动和 解决的总 工夫成本,涵盖了晶体管开关延迟、电路中RC信号 流传延迟、计算单元运算 工夫以及内存和网络 拜访延迟等全部影响芯片性能的 工夫因素 。

华为提出这一崭新 实际有着深刻的 事实背景 。因为 无奈 获得EUV极紫外光刻机,华为在平面晶体管密度上难以追赶台积电、英特尔和三星等国际巨头 。既然传统的缩小晶体管之路被阻断,华为便另辟蹊径,既然 无奈在空间上 接续压缩,那就通过架构创新来压缩 工夫 。其核心思路是缩小导线长度、削减缓冲器开销、并将逻辑电路垂直 重叠起来 。

"逻辑折叠(LogicFolding)技术"正是这一理念的工程化落地 。它与行业内常见的3D 重叠技术有着 性质区别,AMD的V-Cache只不过在CPU裸片上方或下方 重叠SRAM缓存,而华为的逻辑折叠则更进一步,将同一个逻辑块 本身拆分成多个 部分,通过超细间距面对面混合键合技术 分布在多个有源裸片上 。

这一设计带来的直接 好处便是信号路径的大幅缩小,而缩小导线长度是 遍及时钟频率的 要害 。在现代高性能 解决器中,很大一 部分的延迟和能耗都 消费在驱动长互连线和沿途的中继缓冲器上 。

逻辑折叠将 要害路径上的门电路 分布在多个 重叠层上,使得键合接口就像芯片内部额外的金属层一样,原本需求横向 逾越很长 间隔的信号,现在 能够通过垂直互连 快捷传输 。

正是通过这种 模式,华为得以在不依赖更先进制程的状况下,同时 晋升 解决器的主频和能效 。

华为公布的路线图清楚地 展示了这一技术的 后劲 。麒麟 解决器的超大核主频将从当前麒麟9030(未采纳逻辑折叠技术)的2.75GHz稳步 晋升, 试验室中已经在测试3.1GHz和3.39GHz的原型核心,而到2031年, 指标主频将达到约5GHz, 几乎实现翻倍 。

与此同时,通过多层有源逻辑 重叠,华为 方案在2030年达到215MTr/mm2的等效晶体管密度,2031年进一步 晋升至295MTr/mm2,达到英特尔14A工艺的等效水平 。

当前,麒麟9030已经代表了华为和中芯国际在平面DUV制程上所能达到的极限水平 。今年秋季公布的新一代麒麟 解决器,将让我们更清楚地看到华为在逻辑折叠技术上的实际进展 。

无论如何,华为走出了一条在技术 封闭下自主创新的 路径,τ定律和逻辑折叠不只为华为 本身提供了 打破方向,也为整个半导体行业在后摩尔时代的进展提供了新的思路 。